I årtionden har datorindustrin följt en enkel formel: gör transistorer mindre och packa fler av dem på ett chip. Den strategin drev den extraordinära ökningen av datorkraft som förutspåddes av Moores lag. Men när komponenterna närmar sig atomära skalor stöter ingenjörer alltmer på de fysiska begränsningarna hos kisel och effekterna av kvantmekanik. Många forskare tror att nästa stora framsteg inte kommer från att krympa enheter ytterligare, utan från att bygga uppåt.

Ett team lett av Qing Cao, professor i materialvetenskap och teknik vid University of Illinois Grainger College of Engineering, har demonstrerat en ny metod för att stapla flera lager av kiselelektronik direkt ovanpå varandra. Metoden kan dramatiskt öka datortätheten, förbättra prestandan och minska energiförbrukningen samtidigt som den förlänger den utveckling som drivit halvledarindustrin i mer än ett halvt sekel.

"Ta något så enkelt som statiskt RAM-minne, som är universellt i CPU:er och GPU:er. Idag krävs sex mikroelektroniska enheter som kallas transistorer på ett enda plan för att lagra en bit information. Med vertikal integration kan du distribuera dem över flera lager. Det är som att ersätta en vidsträckt förort med höghus: du får samma funktionalitet, men det fysiska fotavtrycket minskas samtidigt som kommunikationen mellan lagren blir snabbare och effektivare," förklarade Cao.

Forskarna rapporterar att deras process uppnår enhetsutbyten på 98–100% medan de använder standard enkristallint kisel, det halvledarmaterial som ligger till grund för modern elektronik. Resultaten tyder på att tekniken så småningom skulle kunna antas av kommersiella chiptillverkare.

"Vertikal integration börjar redan göra sitt intåg i kommersiella enheter, särskilt i specialiserad AI-hårdvara, men monolitisk integration är det som låser upp den fulla potentialen hos 3D-chips," sade Cao. "För första gången har vi uppfyllt den termiska budgeten för monolitisk 3D-integration med standard enkristallint kisel och levererat en aldrig tidigare skådad prestanda." Resultaten publicerades i Nature, en tidskrift som sällan publicerar forskningsartiklar om kisel-mikroelektronik.

Varför halvledarindustrin blickar uppåt: I ungefär 60 år har Moores lag väglett chiputvecklingen och förutspått en fördubbling av transistortätheten ungefär vartannat år. Den trenden blir allt svårare att upprätthålla. "På sätt och vis når vi en gräns som sätts av fysiken," sade Cao. "Om man tittar på den faktiska storleken på transistorer blir de inte mindre, särskilt när det gäller deras kontaktade gate-pitch. Detta beror på att vi blir begränsade av de inneboende materialegenskaperna hos kisel och kvantmekanikens grundläggande regler. Om vi ska kunna fortsätta trenden med ökande processorkraft i våra mikroprocessorer måste vi börja tänka bortom att bara klämma in fler enheter på en enda yta."

Att stapla enheter vertikalt erbjuder ett attraktivt alternativ. Istället för att fortsätta krympa enskilda transistorer kan ingenjörer placera flera lager av kretsar ovanpå varandra. Detta skapar inte bara mer utrymme för komponenter utan förkortar också ledningsavstånden, minskar parasitiska kapacitanser och ökar signifikant kommunikationsbandbredden mellan olika delar av ett chip. Dessa fördelar är särskilt viktiga för artificiell intelligens och andra dataintensiva beräkningsapplikationer.

Nuvarande kommersiella 3D-chipteknologier använder redan stapling, men de innebär vanligtvis att halvledarenheter tillverkas på separata wafers innan de binds samman. Exempel inkluderar höghastighetsminne och AMDs 3D V-Cache-teknik. Även om dessa metoder är framgångsrika har de begränsningar: inriktningen mellan lagren är relativt grov, och de vertikala anslutningarna som kallas genom-kisel-vior (TSV) är jämförelsevis stora och glesa. Monolitisk tredimensionell integration tar ett annat tillvägagångssätt. Istället för att sammanfoga färdiga