Per decenni, l'industria informatica ha seguito una formula semplice: rendere i transistor più piccoli e infilarne di più su un chip. Questa strategia ha alimentato l'eccezionale aumento della potenza di calcolo previsto dalla legge di Moore. Ma mentre i componenti si avvicinano a scale atomiche, gli ingegneri si scontrano sempre più con i limiti fisici del silicio e gli effetti della meccanica quantistica. Molti ricercatori credono che il prossimo grande progresso non arriverà dal rimpicciolire ulteriormente i dispositivi, ma dal costruire verso l'alto.

Un team guidato da Qing Cao, professore di scienza e ingegneria dei materiali presso il Grainger College of Engineering dell'Università dell'Illinois, ha dimostrato un nuovo metodo per impilare più strati di elettronica al silicio direttamente uno sopra l'altro. L'approccio potrebbe aumentare drasticamente la densità di calcolo, migliorare le prestazioni e ridurre il consumo energetico, prolungando il progresso che ha guidato l'industria dei semiconduttori per oltre mezzo secolo.

"Prendi qualcosa di semplice come la memoria statica ad accesso casuale, che è universale in CPU e GPU. Oggi servono sei dispositivi microelettronici chiamati transistor su un unico piano per memorizzare un bit di informazione. Con l'integrazione verticale, puoi distribuirli su più strati. È come sostituire un sobborgo esteso con grattacieli: ottieni la stessa funzionalità, ma l'impronta spaziale è ridotta, mentre la comunicazione tra gli strati diventa più veloce ed efficiente," ha spiegato Cao.

I ricercatori riferiscono che il loro processo raggiunge rese dei dispositivi del 98-100% utilizzando silicio monocristallino standard, il materiale semiconduttore che è alla base dell'elettronica moderna. I risultati suggeriscono che la tecnica potrebbe essere adottata dai produttori commerciali di chip.

"L'integrazione verticale sta già iniziando a farsi strada nei dispositivi commerciali, in particolare nell'hardware AI specializzato, ma l'integrazione monolitica è ciò che sblocca la piena promessa dei chip 3D," ha detto Cao. "Per la prima volta, abbiamo rispettato il budget termico dell'integrazione 3D monolitica utilizzando silicio monocristallino standard e fornito prestazioni senza precedenti." I risultati sono stati pubblicati su Nature, una rivista che raramente pubblica articoli di ricerca sulla microelettronica al silicio.

Perché l'industria dei semiconduttori guarda verso l'alto: Per circa 60 anni, la legge di Moore ha guidato lo sviluppo dei chip, prevedendo il raddoppio della densità dei transistor circa ogni due anni. Questa tendenza sta diventando sempre più difficile da sostenere. "In un certo senso, stiamo raggiungendo un limite imposto dalla fisica," ha detto Cao. "Se guardi alla dimensione effettiva dei transistor, non stanno diventando più piccoli, specialmente in termini di passo del gate contattato. Questo perché siamo limitati dalle proprietà intrinseche del silicio e dalle regole fondamentali della meccanica quantistica. Se vogliamo mantenere la tendenza all'aumento della potenza di elaborazione dei nostri microprocessori, dobbiamo iniziare a pensare oltre il semplice stipare più dispositivi su una singola superficie."

Impilare i dispositivi verticalmente offre un'alternativa interessante. Invece di continuare a rimpicciolire i singoli transistor, gli ingegneri possono posizionare più strati di circuiti uno sopra l'altro. Questo non solo crea più spazio per i componenti, ma accorcia anche le distanze di cablaggio, riducendo la capacità parassita e aumentando significativamente la larghezza di banda di comunicazione tra diverse parti di un chip. Questi vantaggi sono particolarmente importanti per l'intelligenza artificiale e altre applicazioni di calcolo ad alta intensità di dati.

Le attuali tecnologie commerciali di chip 3D utilizzano già l'impilamento, ma tipicamente comportano la produzione di dispositivi a semiconduttore su wafer separati prima di incollarli insieme. Esempi includono la memoria ad alta larghezza di banda e la tecnologia 3D V-Cache di AMD. Sebbene di successo, questi metodi hanno limitazioni: l'allineamento tra gli strati è relativamente grossolano e le connessioni verticali note come through-silicon vias (TSV) sono comparativamente grandi e sparse. L'integrazione tridimensionale monolitica adotta un approccio diverso. Invece di unire chip completi