Durante décadas, la industria informática ha seguido una fórmula simple: hacer transistores más pequeños y meter más en un chip. Esa estrategia impulsó el extraordinario aumento de la potencia informática predicho por la Ley de Moore. Pero a medida que los componentes se acercan a escalas atómicas, los ingenieros se topan cada vez más con los límites físicos del silicio y los efectos de la mecánica cuántica. Muchos investigadores creen que el próximo gran avance no vendrá de reducir aún más los dispositivos, sino de construir hacia arriba.

Un equipo liderado por Qing Cao, profesor de ciencia e ingeniería de materiales en la Facultad de Ingeniería Grainger de la Universidad de Illinois, ha demostrado un nuevo método para apilar múltiples capas de electrónica de silicio directamente una encima de otra. El enfoque podría aumentar drásticamente la densidad informática, mejorar el rendimiento y reducir el consumo de energía, mientras extiende el progreso que ha impulsado la industria de semiconductores durante más de medio siglo.

"Toma algo tan simple como la memoria estática de acceso aleatorio, que es universal en CPU y GPU. Hoy se necesitan seis dispositivos microelectrónicos llamados transistores en un solo plano para almacenar un bit de información. Con la integración vertical, puedes distribuirlos en múltiples capas. Es como reemplazar un suburbio extenso con rascacielos: obtienes la misma funcionalidad, pero la huella espacial se reduce mientras la comunicación entre capas es más rápida y eficiente", explicó Cao.

Los investigadores informan que su proceso logra rendimientos de dispositivo del 98-100% utilizando silicio monocristalino estándar, el material semiconductor que sustenta la electrónica moderna. Los resultados sugieren que la técnica podría ser adoptada eventualmente por fabricantes comerciales de chips.

"La integración vertical ya está comenzando a abrirse camino en dispositivos comerciales, particularmente en hardware de IA especializado, pero la integración monolítica es lo que desbloquea toda la promesa de los chips 3D", dijo Cao. "Por primera vez, hemos cumplido con el presupuesto térmico de la integración 3D monolítica utilizando silicio monocristalino estándar y ofrecido un rendimiento sin precedentes". Los hallazgos fueron publicados en Nature, una revista que rara vez presenta artículos de investigación en microelectrónica de silicio.

Por qué la industria de semiconductores mira hacia arriba: Durante aproximadamente 60 años, la Ley de Moore ha guiado el desarrollo de chips, prediciendo la duplicación de la densidad de transistores aproximadamente cada dos años. Esa tendencia se está volviendo cada vez más difícil de mantener. "En cierto sentido, estamos alcanzando un límite impuesto por la física", dijo Cao. "Si observas el tamaño real de los transistores, no se están haciendo más pequeños, especialmente en términos de su paso de puerta contactado. Esto se debe a que estamos siendo limitados por las propiedades intrínsecas del material del silicio y las reglas fundamentales de la mecánica cuántica. Si vamos a mantener la tendencia de aumentar la potencia de procesamiento de nuestros microprocesadores, tenemos que empezar a pensar más allá de simplemente exprimir más dispositivos en una sola superficie".

Apilar dispositivos verticalmente ofrece una alternativa atractiva. En lugar de seguir reduciendo transistores individuales, los ingenieros pueden colocar múltiples capas de circuitos una encima de otra. Esto no solo crea más espacio para componentes, sino que también acorta las distancias de cableado, reduciendo la capacitancia parásita y aumentando significativamente el ancho de banda de comunicación entre diferentes partes de un chip. Esas ventajas son particularmente importantes para la inteligencia artificial y otras aplicaciones informáticas intensivas en datos.

Las tecnologías comerciales actuales de chips 3D ya utilizan apilamiento, pero típicamente implican fabricar dispositivos semiconductores en obleas separadas antes de unirlos. Ejemplos incluyen la memoria de alto ancho de banda y la tecnología 3D V-Cache de AMD. Aunque exitosos, estos métodos tienen limitaciones: la alineación entre capas es relativamente gruesa, y las conexiones verticales conocidas como vías de silicio a través (TSV) son comparativamente grandes y dispersas. La integración tridimensional monolítica toma un enfoque diferente. En lugar de unir chips completos,