几十年来，计算行业遵循一个简单公式：让晶体管更小，在芯片上塞更多。这一策略推动了摩尔定律预测的计算能力的非凡增长。但随着元件接近原子尺度，工程师们越来越遇到硅的物理极限和量子力学效应。许多研究人员认为，下一个重大进展将不是来自进一步缩小器件，而是来自向上建造。

伊利诺伊大学格兰杰工程学院材料科学与工程教授曹庆领导的一个团队展示了一种新方法，可以直接将多层硅电子器件堆叠在一起。该方法可以大幅提高计算密度、改善性能并降低能耗，同时延续推动半导体行业半个多世纪的进步。

“拿静态随机存取存储器这样简单的东西来说，它在CPU和GPU中普遍存在。今天，它需要六个称为晶体管的微电子器件在一个平面上存储一位信息。通过垂直集成，你可以将它们分布在多个层上。这就像用高层建筑取代 sprawling 的郊区：你获得相同的功能，但空间占用减少，同时层间通信更快更高效，”曹解释道。

研究人员报告称，他们的工艺实现了98-100%的器件良率，同时使用标准的单晶硅——支撑现代电子学的半导体材料。结果表明，该技术最终可能被商业芯片制造商采用。

“垂直集成已经开始进入商业设备，特别是在专门的AI硬件中，但单片集成才能解锁3D芯片的全部潜力，”曹说。“我们首次使用标准单晶硅满足了单片3D集成的热预算，并提供了前所未有的性能。”该研究发表在《自然》杂志上，该杂志很少发表硅微电子学研究文章。

为什么半导体行业向上看：大约60年来，摩尔定律指导着芯片开发，预测晶体管密度大约每两年翻一番。这一趋势越来越难以维持。“从某种意义上说，我们正在触及物理学的极限，”曹说。“如果你看晶体管的实际尺寸，它们并没有变小，特别是在接触栅极间距方面。这是因为我们受到硅的固有材料特性和量子力学基本规则的限制。如果我们要保持微处理器处理能力增长的趋势，我们必须开始思考超越仅仅在单个表面上挤压更多器件。”

垂直堆叠器件提供了一个有吸引力的替代方案。工程师们不是继续缩小单个晶体管，而是将多层电路堆叠在一起。这不仅为元件创造了更多空间，还缩短了布线距离，减少了寄生电容，并显著增加了芯片不同部分之间的通信带宽。这些优势对于人工智能和其他数据密集型计算应用尤其重要。

当前的商业3D芯片技术已经使用堆叠，但它们通常涉及在单独的晶圆上制造半导体器件，然后将它们键合在一起。例子包括高带宽内存和AMD的3D V-Cache技术。虽然成功，但这些方法有局限性：层间对准相对粗糙，称为硅通孔的垂直连接相对较大且稀疏。单片三维集成采用不同的方法。它不是连接完成的