Jahrzehntelang folgte die Computerindustrie einer einfachen Formel: Transistoren kleiner machen und mehr davon auf einen Chip packen. Diese Strategie befeuerte den außergewöhnlichen Anstieg der Rechenleistung, den das Mooresche Gesetz vorhersagte. Doch da die Komponenten sich atomaren Größenordnungen nähern, stoßen Ingenieure zunehmend an die physikalischen Grenzen von Silizium und die Effekte der Quantenmechanik. Viele Forscher glauben, dass der nächste große Fortschritt nicht durch weitere Schrumpfung der Bauteile kommt, sondern durch Aufbau in die Höhe.

Ein Team unter der Leitung von Qing Cao, Professor für Materialwissenschaft und Werkstofftechnik am Grainger College of Engineering der University of Illinois, hat eine neue Methode demonstriert, um mehrere Lagen von Siliziumelektronik direkt übereinander zu stapeln. Der Ansatz könnte die Rechendichte dramatisch erhöhen, die Leistung verbessern und den Energieverbrauch senken, während er den Fortschritt verlängert, der die Halbleiterindustrie seit mehr als einem halben Jahrhundert antreibt.

„Nehmen Sie etwas so Einfaches wie statischen RAM, der in CPUs und GPUs allgegenwärtig ist. Heute braucht es sechs mikroelektronische Bauteile, sogenannte Transistoren, auf einer einzigen Ebene, um ein Bit Information zu speichern. Mit vertikaler Integration kann man sie auf mehrere Schichten verteilen. Es ist, als würde man eine ausufernde Vorstadt durch Hochhäuser ersetzen: Man erhält die gleiche Funktionalität, aber der räumliche Fußabdruck wird reduziert, während die Kommunikation zwischen den Schichten schneller und effizienter wird“, erklärte Cao.

Die Forscher berichten, dass ihr Verfahren Ausbeuten von 98–100 % erzielt, während es standardmäßiges einkristallines Silizium verwendet, das Halbleitermaterial, das der modernen Elektronik zugrunde liegt. Die Ergebnisse deuten darauf hin, dass die Technik schließlich von kommerziellen Chip-Herstellern übernommen werden könnte.

„Vertikale Integration hält bereits Einzug in kommerzielle Geräte, insbesondere in spezialisierter KI-Hardware, aber die monolithische Integration ist es, die das volle Versprechen von 3D-Chips entfaltet“, sagte Cao. „Zum ersten Mal haben wir das thermische Budget der monolithischen 3D-Integration mit standardmäßigem einkristallinem Silizium erfüllt und eine beispiellose Leistung geliefert.“ Die Ergebnisse wurden in Nature veröffentlicht, einer Zeitschrift, die selten Forschungsartikel zur Silizium-Mikroelektronik veröffentlicht.

Warum die Halbleiterindustrie nach oben schaut: Seit etwa 60 Jahren leitet das Mooresche Gesetz die Chip-Entwicklung und sagt eine Verdopplung der Transistordichte etwa alle zwei Jahre voraus. Dieser Trend wird zunehmend schwer aufrechtzuerhalten. „In gewisser Weise stoßen wir an eine Grenze, die von der Physik auferlegt wird“, sagte Cao. „Wenn man sich die tatsächliche Größe von Transistoren ansieht, werden sie nicht kleiner, insbesondere in Bezug auf ihren kontaktierten Gate-Abstand. Das liegt daran, dass wir durch die intrinsischen Materialeigenschaften von Silizium und die grundlegenden Regeln der Quantenmechanik eingeschränkt werden. Wenn wir den Trend der steigenden Rechenleistung unserer Mikroprozessoren fortsetzen wollen, müssen wir anfangen, über das bloße Zusammendrängen von mehr Bauteilen auf einer einzigen Oberfläche hinauszudenken.“

Das Stapeln von Bauteilen vertikal bietet eine attraktive Alternative. Anstatt einzelne Transistoren weiter zu schrumpfen, können Ingenieure mehrere Lagen von Schaltkreisen übereinander platzieren. Dies schafft nicht nur mehr Platz für Komponenten, sondern verkürzt auch die Verdrahtungsabstände, reduziert die parasitäre Kapazität und erhöht die Kommunikationsbandbreite zwischen verschiedenen Teilen eines Chips erheblich. Diese Vorteile sind besonders wichtig für künstliche Intelligenz und andere datenintensive Rechenanwendungen.

Aktuelle kommerzielle 3D-Chip-Technologien verwenden bereits Stapelung, aber typischerweise werden Halbleiterbauelemente auf separaten Wafern hergestellt und dann miteinander verbunden. Beispiele sind High-Bandwidth Memory und AMDs 3D-V-Cache-Technologie. Obwohl erfolgreich, haben diese Methoden Einschränkungen: Die Ausrichtung zwischen den Schichten ist relativ grob, und die vertikalen Verbindungen, sogenannte Through-Silicon Vias (TSVs), sind vergleichsweise groß und spärlich. Die monolithische dreidimensionale Integration verfolgt einen anderen Ansatz. Anstatt fertige Chips zu verbinden, werden die Schichten direkt übereinander aufgebaut.