何十年もの間、コンピューティング業界は単純な公式に従ってきた：トランジスタを小さくし、チップにより多く詰め込むことだ。その戦略が、ムーアの法則によって予測されたコンピューティングパワーの驚異的な上昇を促進してきた。しかし、部品が原子スケールに近づくにつれ、エンジニアはシリコンの物理的限界と量子力学の影響にますます直面している。多くの研究者は、次の大きな進歩はデバイスをさらに縮小することからではなく、上に構築することから来ると考えている。

イリノイ大学グレンジャー工学部の材料科学・工学教授であるQing Caoが率いるチームは、シリコンエレクトロニクスの複数の層を互いに直接積み重ねる新しい方法を実証した。このアプローチは、コンピューティング密度を劇的に向上させ、性能を改善し、エネルギー消費を削減すると同時に、半導体業界を半世紀以上にわたって牽引してきた進歩を延長する可能性がある。

「CPUやGPUに普遍的に存在するスタティックランダムアクセスメモリのような単純なものを考えてみてください。今日、1ビットの情報を保存するには、単一平面上に6つのマイクロエレクトロニックデバイス（トランジスタ）が必要です。垂直統合により、それらを複数の層に分散できます。それは、広大な郊外を高層ビルに置き換えるようなものです：同じ機能を得られますが、空間的なフットプリントは減少し、層間の通信はより高速で効率的になります」とCaoは説明した。

研究者らは、このプロセスが標準的な単結晶シリコン（現代のエレクトロニクスを支える半導体材料）を使用しながら、98〜100%のデバイス歩留まりを達成すると報告している。この結果は、この技術が最終的に商業的なチップメーカーに採用される可能性があることを示唆している。

「垂直統合は、特に特殊なAIハードウェアにおいて、商業デバイスに導入され始めていますが、モノリシック統合こそが3Dチップの完全な可能性を引き出すものです」とCaoは述べた。「初めて、標準的な単結晶シリコンを使用してモノリシック3D統合の熱予算を満たし、前例のない性能を実現しました。」この発見は、シリコンマイクロエレクトロニクスの研究記事をめったに掲載しないジャーナルであるNatureに掲載された。

半導体業界がなぜ上を向いているのか：約60年間、ムーアの法則はチップ開発を導き、トランジスタ密度が約2年ごとに倍増すると予測してきた。その傾向は維持がますます困難になっている。「ある意味で、私たちは物理学によって課された限界に達しています」とCaoは述べた。「トランジスタの実際のサイズを見ると、特にコンタクトゲートピッチの点で、それらは小さくなっていません。これは、シリコンの固有の材料特性と量子力学の基本法則によって制限されているためです。マイクロプロセッサの処理能力の向上傾向を維持したいのであれば、単一の表面により多くのデバイスを詰め込むこと以外を考え始めなければなりません。」

デバイスを垂直に積み重ねることは、魅力的な代替手段を提供する。個々のトランジスタを縮小し続ける代わりに、エンジニアは回路の複数の層を互いに重ねて配置できる。これにより、コンポーネントのためのより多くのスペースが生まれるだけでなく、配線距離が短縮され、寄生容量が減少し、チップの異なる部分間の通信帯域幅が大幅に増加する。これらの利点は、人工知能やその他のデータ集約型コンピューティングアプリケーションにとって特に重要である。

現在の商業用3Dチップ技術はすでに積層を使用しているが、通常は別々のウェハ上で半導体デバイスを製造してから接合する。例としては、高帯域幅メモリやAMDの3D V-Cache技術がある。成功しているが、これらの方法には限界がある：層間の位置合わせは比較的粗く、貫通シリコンビア（TSV）として知られる垂直接続は比較的大きくてまばらである。モノリシック3次元統合は異なるアプローチをとる。完成したものを接合するのではなく、